起源

有幸有机会好好玩了一下FPGA，借此谈谈对于FPGA的感受。与其说是FPGA，倒不如说是原型验证。

很久之前写过一个非常简单的uvm_model
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但是没有提编译的一些细节：
这里面一部分是封装在package中的，一部分则是直接在.f文件直接加载的。
组件主要是通过package封装的，至于case以及sequence则采用，直接加载的方式。
这样做的原因是，如果case以及sequence也采用package封装的话，会给调用rtl中的hierarchy造成很多的麻烦。

很早之前就说写一个简单的uvm环境

首先是一个简单的dut

最近一直在做一些小模块的验证，之前都是在用现成的环境修修改改。
写一个纯sv的环境；

首先是harness；